台積電封裝技術再突破：CoPoS 有望讓 AI 晶片更便宜、效能更強

封裝技術成為 AI 晶片競賽新戰場

過去半導體產業的焦點多集中於晶片微縮技術，但隨著 AI 模型對運算能力、記憶體頻寬的需求急劇攀升，先進封裝技術已悄然成為產業競爭的核心。台積電（TSMC）近期被揭露正在研發代號為 CoPoS（Chip-on-Panel-on-Substrate） 的封裝架構，旨在降低製造 AI 處理器的成本，同時提升整體效能。

面板級處理的成本優勢

根據分析師郭明錤在社群平台 X 的發文指出，CoPoS 技術的核心變革在於將傳統的晶圓（Wafer）製造轉向面板級處理（Panel-level processing）。這種矩形面板的設計，不僅能優化材料利用率，更支援遠大於現有規格的封裝尺寸，對於結構日益複雜的 AI 加速器而言極具吸引力。

CoPoS is currently expected to enter mass production in 2H28. It is designed to improve the economics of ultra-large packages above the 9.5x reticle-size class.

針對外界對於該技術的細節猜測，郭明錤特別澄清，玻璃僅在製造過程中作為臨時載板（Temporary carrier），並非最終封裝成品的一部分。最終的基板仍維持傳統材質，此舉旨在減少生產浪費並提升效率，同時確保效能不打折扣。

與 CoWoS 互補，瞄準未來 AI 處理器

目前市場預期，CoPoS 技術將與台積電現有的 CoWoS 封裝技術形成互補，而非直接取代。隨著業界對於整合眾多運算小晶片（Chiplets）與高頻寬記憶體（HBM）的需求持續擴大，有報導指出，NVIDIA 未來的 Feynman AI 晶片極可能成為該技術的首批採用者。

在當前的 AI 晶片競賽中，如何將晶片封裝在一起，其重要性已逐漸與晶片本身的製造製程（如 2nm 製程）並駕齊驅。若 CoPoS 能如預期般降低生產成本並擴大晶片封裝能力，將為未來更高性能的 AI 處理器提供關鍵的製造基礎。